`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2020/11/20 15:26:55
// Design Name: 
// Module Name: divider_1hz
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module divider_1khz(
    input clk_100mhz,
    output reg clk_1hz = 1'b0
    );
    
    parameter cnt_max = 100000;
    parameter cnt_mid = 50000;
    reg [31:0] cnt = 'b1;
    
    always @(posedge clk_100mhz) begin
        cnt <= (cnt==cnt_max) ? 'b1 : cnt+'b1;
        clk_1hz <= (cnt>cnt_mid);
    end
endmodule
